电子系统设计（五）

• Verilog 语言
  • 定义
  • 代码
    • 8-3 编码器
    • 3-8 译码器
    • 七段数码管
    • 8选1选择器
    • 比较器
    • 两位全加器
    • 两位乘法器
    • 四位寄存器
    • 计数器
    • 分频器
    • 有限状态机

Verilog 语言

定义

• 赋值语句

  • 过程赋值语句：always, initial
    敏感信号列表中的任意一个信号有变化，则触发 always 语句执行一遍。
    initial 一般用在仿真程序中，不可综合。

  • 连续赋值语句：assign
    当等号右边的表达式中的任何一个变量发生了变化，表达式重新计算，并将结果赋值给左边的目标变量。

• wire 与 reg

  • wire 类型的变量不能作过程赋值语句的输出。
  • reg 类型的变量不能做连续赋值语句的输出。

• 操作符

  操作符	作用	操作符	作用
  ~	按位取反	&&	逻辑与
  &	按位与	||	逻辑或
  |	按位或	!	逻辑非
  ^	按位异或
  ~^ 或 ^~	按位同或

  • 按位操作符中，如果两个操作数位宽不等，位宽较小的操作数左侧补零再运算。
  • 逻辑操作符中，当操作数中的任何一位为 x 或 z 时，结果为 x。
  • 不等操作中，如果操作数中有 x 或 z，结果为 x。

• 模块例化语句

  • 元件名 例化名(.元件端口名1(外接端口名1), ......);
    H_Adder U1(.A(a), .R(R1), .B(b), .C(C1));

  • 元件名 例化名(端口名1, 端口名2, ......);
    H_Adder U1(a, b, R1, C1);

代码

8-3 编码器

module Coder83 (
    input wire [7:0] D,
    output reg [2:0] Q
);

always @(D) begin
    case (D)
    8'b00000001: Q <= 3'b000;
    8'b00000010: Q <= 3'b001;
    8'b00000100: Q <= 3'b010;
    8'b00001000: Q <= 3'b011;
    8'b00010000: Q <= 3'b100;
    8'b00100000: Q <= 3'b101;
    8'b01000000: Q <= 3'b110;
    8'b10000000: Q <= 3'b111;
    default: Q <= 3'bxxx;
    endcase
end
endmodule

3-8 译码器

module Decoder38 (
    input  wire [2:0] Din,
    output reg [7:0] Dout
);

always @(*) begin
    case (Din)
    3'b000: Dout <= 8'b00000001;
    3'b001: Dout <= 8'b00000010;
    3'b010: Dout <= 8'b00000100;
    3'b011: Dout <= 8'b00001000;
    3'b100: Dout <= 8'b00010000;
    3'b101: Dout <= 8'b00100000;
    3'b110: Dout <= 8'b01000000;
    3'b111: Dout <= 8'b10000000;
    default: Dout <= 8'b00000000;
    endcase
end
endmodule

七段数码管

module Seg7Led (
    input  wire [3:0] data,
    output wire A, B, C, D, E, F, G 
);
reg [6:0] ATOG;

always @(data) begin
    case (data)
        4'b0000: ATOG = 7'b0000001;
        4'b0001: ATOG = 7'b1001111;
        4'b0010: ATOG = 7'b0010010;
        4'b0011: ATOG = 7'b0000110;
        4'b0100: ATOG = 7'b1001100;
        4'b0101: ATOG = 7'b0100100;
        4'b0110: ATOG = 7'b0100000;
        4'b0111: ATOG = 7'b0001111;
        4'b1000: ATOG = 7'b0000000;
        4'b1001: ATOG = 7'b0000100;
        4'b1010: ATOG = 7'b0001000;
        4'b1011: ATOG = 7'b1100000;
        4'b1100: ATOG = 7'b0110001;
        4'b1101: ATOG = 7'b1000010;
        4'b1110: ATOG = 7'b0110000;
        4'b1111: ATOG = 7'b0111000; 
        default: ATOG = 7'b1111111;
    endcase
end

//ATOG的7位对应七段数码管，为0的位对应的数码管亮
assign A = ATOG[6];
assign B = ATOG[5];
assign C = ATOG[4];
assign D = ATOG[3];
assign E = ATOG[2];
assign F = ATOG[1];
assign G = ATOG[0];
endmodule

8选1选择器

module choose1_8 (
    input  wire [2:0] cs_led,
    input  wire [3:0] q0, q1, q2, q3, q4, q5, q6, q7,
    output reg [3:0] out
);
always @(cs_led) begin
    out = 4'b0000;
    case (cs_led)
        3'b000: out = q0;
        3'b001: out = q1; 
        3'b010: out = q2;
        3'b011: out = q3;
        3'b100: out = q4;
        3'b101: out = q5;
        3'b110: out = q6;
        3'b111: out = q7;
        default: out = 4'b0000;
    endcase
end

endmodule

比较器

module Comp (
    input wire [7:0] a, b,
    output reg [2:0] q
);

always @(a, b) begin
    if (a == b) begin
        q <= 3'b010;
    end
    else if (a > b) begin
        q <= 3'b100;
    end
    else
        q <= 3'b001
end
endmodule

两位全加器

module FullAdd2 (
    input wire [1:0] a, b,
    input wire cin,
    output wire [1:0] q,
    output wire cout
);
wire [2:0] sum;

assign sum = a + b + cin;
assign q = sum[1:0];
assign cout = sum[2];
endmodule

两位乘法器

module MUL2_2 (
    input [1:0] M, N,
    output [3:0] R
);
wire [1:0] T3;
reg [1:0] T1, T2;

always @(M, N) begin
    begin
    if (N[0]) begin
        T1 = M;
    end
    else
        T1 = 2'b00;
    end
    begin
    if (N[1]) begin
        T2 = M;
    end
    else
        T2 = 2'b00;
    end
end

assign R[0] = T1[0];
assign T3 = {0, T1[1]};

FullAdd2 U1(T2, T3, 1'b0, R[2:1], R[3]);
endmodule

四位寄存器

module bit_Latch_4 (
    input  wire [3:0] D,
    input  wire en, cs,
    output wire [3:0] Q
);

assign Q[3:0]=( cs && en )?D[3:0]:Q[3:0];

endmodule

计数器

module counter_8 (
    clk, rstn, Q
);
    input  clk, rstn;
    output [2 : 0] Q;
    reg [2 : 0] Q;

    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            Q <= 3'b000;
        end
        else
            Q <= Q + 1;
    end
endmodule

分频器

module Div_F (
    input  wire clk0,
    output reg clk
);
reg [7:0] d;

initial clk = 0;
initial d = 4'b0000;

always @(posedge clk0) begin
    if (d == 4'b1111) begin
        d <= 4'b0000;
        clk = ~clk;
    end
    else
        d <= d + 1;
end

endmodule

有限状态机

module seq_create_y (
    input  wire clk, rstn,
    output reg Q
);
reg [3:0] st;
parameter S0=0, S1=1, S2=2, S3=3, S4=4, S5=5, S6=6, S7=7, S8=8;
parameter Q0=1, Q1=1, Q2=1, Q3=0, Q4=1, Q5=0, Q6=0, Q7=1, Q8=1;

always @(posedge clk or negedge rstn) begin
    if (!rstn) begin
        st <= S8;
    end
    else begin
        case (st)
            S8: begin
                st <= S0;
                Q <= Q0;
            end
            S0: begin
                st <= S1;
                Q <= Q1;
            end
            S1: begin
                st <= S2;
                Q <= Q2;
            end
            S2: begin
                st <= S3;
                Q <= Q3;
            end
            S3: begin
                st <= S4;
                Q <= Q4;
            end
            S4: begin
                st <= S5;
                Q <= Q5;
            end
            S5: begin
                st <= S6;
                Q <= Q6;
            end
            S6: begin
                st <= S7;
                Q <= Q7;
            end
            S7: begin
                st <= S8;
                Q <= Q8;
            end
        endcase
    end
end

endmodule