第1章 引言

• 协议层次结构
  • 多层通信过程
• 服务
  • 面向连接的服务
  • 无连接服务
• 参考模型
  • OSI参考模型
  • TCP/IP参考模型

协议层次结构

绝大多数网络都组织成一个层次栈或分级栈，每一层都建立在其下一层的基础之上。

协议：指通信双方就如何进行通信的一种约定。一台机器上的第n层与另一台机器上的第n层进行对话时，所使用的规则和约定统称为第n层协议。

协议栈：一个特定的系统所使用的一组协议。

对等体：不同机器上构成相应层次的实体称为对等体。

接口：定义了下层向上层提供哪些原语操作和服务。

网络体系结构：层和协议的集合。

多层通信过程

1. 在输出端的机器上，上层向下层传递消息时，下层在消息前加上一个头，用来标识该信息，并把结果传递给再下一层。该头包含一些控制信息。
   
2. 在限制消息大小的层（几乎所有的第3层协议），把入境消息分割成较小的单元，即数据包或包，并在每个数据包前面加上该层的头。每个数据包单独传输。
   
3. 第2层给每个信息加上一个头和一个尾，然后将结果传送给第1层进行物理传输。
   
4. 在接收端的机器上，消息自底向上逐层传递，在传递过程中各个头被逐层剥离。没有一个第n层以下的头会被传递到第n层。

服务

面向连接的服务

首先在信源和信宿之间建立连接，然后在此连接上通信，最后拆除连接。

特点：占用一定资源，可靠，按序传送。

可靠服务：接收方向发送方确认收到的每个报文。确认过程本身要引入额外的开销和延迟。

可靠的面向连接服务可分为可靠的报文流和可靠的字节流。前者保持报文的边界，而后者没有。此外还有不可靠的连接，及不进行确认。

无连接服务

传送数据前不需要建立连接，即有即送。每个报文都携带了完整的目标地址。

特点：每个数据包独自寻路（重复劳动），同一数据流的包可能经过不同的路径到达目的地，到达的顺序也可能颠倒。

可分为不可靠的无连接服务（数据报服务），有确认的数据报服务，请求-应答服务（发送方传输一个包含了某个请求的数据报，接受方以一个包含了请求结果的应答数据报作为反馈）。

参考模型

OSI参考模型

TCP/IP参考模型

• Verilog 语言
  • 定义
  • 代码
    • 8-3 编码器
    • 3-8 译码器
    • 七段数码管
    • 8选1选择器
    • 比较器
    • 两位全加器
    • 两位乘法器
    • 四位寄存器
    • 计数器
    • 分频器
    • 有限状态机

Verilog 语言

定义

• 赋值语句

  • 过程赋值语句：always, initial
    敏感信号列表中的任意一个信号有变化，则触发 always 语句执行一遍。
    initial 一般用在仿真程序中，不可综合。

  • 连续赋值语句：assign
    当等号右边的表达式中的任何一个变量发生了变化，表达式重新计算，并将结果赋值给左边的目标变量。

• wire 与 reg

  • wire 类型的变量不能作过程赋值语句的输出。
  • reg 类型的变量不能做连续赋值语句的输出。

• 操作符

  操作符	作用	操作符	作用
  ~	按位取反	&&	逻辑与
  &	按位与	||	逻辑或
  |	按位或	!	逻辑非
  ^	按位异或
  ~^ 或 ^~	按位同或

  • 按位操作符中，如果两个操作数位宽不等，位宽较小的操作数左侧补零再运算。
  • 逻辑操作符中，当操作数中的任何一位为 x 或 z 时，结果为 x。
  • 不等操作中，如果操作数中有 x 或 z，结果为 x。

• 模块例化语句

  • 元件名 例化名(.元件端口名1(外接端口名1), ......);
    H_Adder U1(.A(a), .R(R1), .B(b), .C(C1));

  • 元件名 例化名(端口名1, 端口名2, ......);
    H_Adder U1(a, b, R1, C1);

代码

8-3 编码器

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module Coder83 (
    input wire [7:0] D,
    output reg [2:0] Q
);

always @(D) begin
    case (D)
    8'b00000001: Q <= 3'b000;
    8'b00000010: Q <= 3'b001;
    8'b00000100: Q <= 3'b010;
    8'b00001000: Q <= 3'b011;
    8'b00010000: Q <= 3'b100;
    8'b00100000: Q <= 3'b101;
    8'b01000000: Q <= 3'b110;
    8'b10000000: Q <= 3'b111;
    default: Q <= 3'bxxx;
    endcase
end
endmodule

3-8 译码器

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module Decoder38 (
    input  wire [2:0] Din,
    output reg [7:0] Dout
);

always @(*) begin
    case (Din)
    3'b000: Dout <= 8'b00000001;
    3'b001: Dout <= 8'b00000010;
    3'b010: Dout <= 8'b00000100;
    3'b011: Dout <= 8'b00001000;
    3'b100: Dout <= 8'b00010000;
    3'b101: Dout <= 8'b00100000;
    3'b110: Dout <= 8'b01000000;
    3'b111: Dout <= 8'b10000000;
    default: Dout <= 8'b00000000;
    endcase
end
endmodule

七段数码管

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module Seg7Led (
    input  wire [3:0] data,
    output wire A, B, C, D, E, F, G 
);
reg [6:0] ATOG;

always @(data) begin
    case (data)
        4'b0000: ATOG = 7'b0000001;
        4'b0001: ATOG = 7'b1001111;
        4'b0010: ATOG = 7'b0010010;
        4'b0011: ATOG = 7'b0000110;
        4'b0100: ATOG = 7'b1001100;
        4'b0101: ATOG = 7'b0100100;
        4'b0110: ATOG = 7'b0100000;
        4'b0111: ATOG = 7'b0001111;
        4'b1000: ATOG = 7'b0000000;
        4'b1001: ATOG = 7'b0000100;
        4'b1010: ATOG = 7'b0001000;
        4'b1011: ATOG = 7'b1100000;
        4'b1100: ATOG = 7'b0110001;
        4'b1101: ATOG = 7'b1000010;
        4'b1110: ATOG = 7'b0110000;
        4'b1111: ATOG = 7'b0111000; 
        default: ATOG = 7'b1111111;
    endcase
end

//ATOG的7位对应七段数码管，为0的位对应的数码管亮
assign A = ATOG[6];
assign B = ATOG[5];
assign C = ATOG[4];
assign D = ATOG[3];
assign E = ATOG[2];
assign F = ATOG[1];
assign G = ATOG[0];
endmodule

8选1选择器

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module choose1_8 (
    input  wire [2:0] cs_led,
    input  wire [3:0] q0, q1, q2, q3, q4, q5, q6, q7,
    output reg [3:0] out
);
always @(cs_led) begin
    out = 4'b0000;
    case (cs_led)
        3'b000: out = q0;
        3'b001: out = q1; 
        3'b010: out = q2;
        3'b011: out = q3;
        3'b100: out = q4;
        3'b101: out = q5;
        3'b110: out = q6;
        3'b111: out = q7;
        default: out = 4'b0000;
    endcase
end

endmodule

比较器

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module Comp (
    input wire [7:0] a, b,
    output reg [2:0] q
);

always @(a, b) begin
    if (a == b) begin
        q <= 3'b010;
    end
    else if (a > b) begin
        q <= 3'b100;
    end
    else
        q <= 3'b001
end
endmodule

两位全加器

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module FullAdd2 (
    input wire [1:0] a, b,
    input wire cin,
    output wire [1:0] q,
    output wire cout
);
wire [2:0] sum;

assign sum = a + b + cin;
assign q = sum[1:0];
assign cout = sum[2];
endmodule

两位乘法器

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module MUL2_2 (
    input [1:0] M, N,
    output [3:0] R
);
wire [1:0] T3;
reg [1:0] T1, T2;

always @(M, N) begin
    begin
    if (N[0]) begin
        T1 = M;
    end
    else
        T1 = 2'b00;
    end
    begin
    if (N[1]) begin
        T2 = M;
    end
    else
        T2 = 2'b00;
    end
end

assign R[0] = T1[0];
assign T3 = {0, T1[1]};

FullAdd2 U1(T2, T3, 1'b0, R[2:1], R[3]);
endmodule

四位寄存器

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module bit_Latch_4 (
    input  wire [3:0] D,
    input  wire en, cs,
    output wire [3:0] Q
);

assign Q[3:0]=( cs && en )?D[3:0]:Q[3:0];

endmodule

计数器

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module counter_8 (
    clk, rstn, Q
);
    input  clk, rstn;
    output [2 : 0] Q;
    reg [2 : 0] Q;

    always @(posedge clk or negedge rstn) begin
        if (!rstn) begin
            Q <= 3'b000;
        end
        else
            Q <= Q + 1;
    end
endmodule

分频器

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module Div_F (
    input  wire clk0,
    output reg clk
);
reg [7:0] d;

initial clk = 0;
initial d = 4'b0000;

always @(posedge clk0) begin
    if (d == 4'b1111) begin
        d <= 4'b0000;
        clk = ~clk;
    end
    else
        d <= d + 1;
end

endmodule

有限状态机

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module seq_create_y (
    input  wire clk, rstn,
    output reg Q
);
reg [3:0] st;
parameter S0=0, S1=1, S2=2, S3=3, S4=4, S5=5, S6=6, S7=7, S8=8;
parameter Q0=1, Q1=1, Q2=1, Q3=0, Q4=1, Q5=0, Q6=0, Q7=1, Q8=1;

always @(posedge clk or negedge rstn) begin
    if (!rstn) begin
        st <= S8;
    end
    else begin
        case (st)
            S8: begin
                st <= S0;
                Q <= Q0;
            end
            S0: begin
                st <= S1;
                Q <= Q1;
            end
            S1: begin
                st <= S2;
                Q <= Q2;
            end
            S2: begin
                st <= S3;
                Q <= Q3;
            end
            S3: begin
                st <= S4;
                Q <= Q4;
            end
            S4: begin
                st <= S5;
                Q <= Q5;
            end
            S5: begin
                st <= S6;
                Q <= Q6;
            end
            S6: begin
                st <= S7;
                Q <= Q7;
            end
            S7: begin
                st <= S8;
                Q <= Q8;
            end
        endcase
    end
end

endmodule

第七章 以 FPGA 为核心的系统电路设计

• 为什么以微处理器为核心的电子系统被称为智能电子系统？

  因为这种系统可以对输入信号/环境条件进行感知/预测/采集/处理/判断，进而可以对外界条件/外界设备做出响应和控制。这种自适应和自学习的能力是智能控制的重要特点。

• 简述智能电子系统的软、硬件设计的相互关系以及各自的特点。

  软/硬件设计之间既相互依存又相互制约。
  较多地使用硬件来完成系统功能，可以提高工作速度，减少软件工作量，但硬件结构会比较复杂。
  较多地使用软件来完成系统功能，可降低硬件的结构和成本，但运行速度会受到影响，也增加了软件工作量。

• 采用通用微处理器、DSP和PLD为核心构建的系统各有什么侧重点？

  • 微处理器：着重于控制功能。
  • DSP：侧重于实时数字信号处理运算。
  • PLD：侧重于灵活的硬件重构。

• 简述FPGA的三个发展阶段。

  • 第一阶段：逻辑级 FPGA。是可编程逻辑芯片，内部结构包括必要的三个部分：可编程逻辑块，可编程 I/O 模块，可编程内部连线。主要实现逻辑功能，起到逻辑粘合作用。
  • 第二阶段：系统级 FPGA。其内部添加了诸如大块的嵌入式 RAM、数字时钟管理器等模块，也支持更多类型的 I/O 接口标准，可以实现一个系统的功能。
  • 第三阶段：平台级 FPGA。芯片内部集成了更加丰富的硬件资源，如乘法器、DSP 模块、高速接口等，应用延伸到数字信号处理、高密度运算、通信接口等更广阔的领域。单个 FPGA 平台就可以实现多种应用功能。

• 什么叫做FPGA基本系统？

  以 FPGA 为核心构建的系统电路在硬件上主要包括基本系统和各种通道接口。
  基本系统包括 FPGA 正常工作所需的电源、时钟和配置等电路，在各种应用系统中基本相同，具有典型结构。

• 以Cyclone器件中的EP1C6为例（TQFP封装），说明FPGA引脚功能的分类以及I/O内部分块（BANK）的目的。

  引脚功能分类

  • 专用功能引脚：主要有电源、地端、时钟、配置和 JTAG 引脚等，其功能固定。
  • 通用 I/O 引脚：可以由用户进行设计和使用。

  分块目的
  可以使同一个块内的引脚具有相同的特性，而处于不同块的引脚可以使用不同电压值的电源或不同频率的时钟，也可以支持不同的 I/O 标准。因此同一片 FPGA 芯片就可以通过配置不同块里的引脚来连接不同的外部设备。

• 以EP1C6为例（TQFP封装），说明其外部电源引脚、时钟引脚有哪几种类型？

  电源引脚

  • VCCINT：内部操作和输入缓冲器的电源，BANK2 和 BANK4 各有3个。
  • VCCIO：I/O 端口输出驱动的电源，每个 BANK 有2个（VCCIO1-VCCIO4 各2个）。
  • VREF：外接诸如 DDR 存储器时的参考电源，每个 BANK 有3个（VREF0Bx-VREF2Bx, x取1、2、3、4）。
  • 其中 VCCINT 和 VCCIO 是专用引脚，只能作为电源使用；VREF 在不连接外部存储器时，可以作为通用的 I/O 引脚使用。

  时钟引脚

  • 4个专用的时钟引脚（CLK0-CLK3）：2个位于 BANK1，2个位于 BANK3。
  • 8个时钟的复用引脚（DPCLK0-DPCLK7）：可用于高扇出数的控制信号；不用于时钟引脚时，可以当作通用 I/O 引脚来使用。

• 什么叫做FPGA的配置？Cyclone系列FPGA的配置有哪几种方式？上电时的配置方式是如何确定的？

  在系统上电时，对 FPGA 内部的 SRAM 装载数据的物理过程叫做配置。

  Cyclone 器件的配置有三种模式：主动串行（AS）、被动串行（PS）和 JTAG 模式。

  MSEL1 和 MSEL0 两个引脚的电平决定了器件的配置模式。
  MSEL 引脚必须连接到所在 BANK 的 VCCIO 或者 GND，并且不加上拉或下拉电阻。
  若采用 JTAG 模式，则忽略 MSEL 的状态；若不采用 JTAG 模式，MSEL1 = 0 MSEL0 = 0 时使用主动串行，MSEL1 = 0 MSEL0 = 1 时使用被动串行。

• 以FPGA为核心构建的系统电路的外围电路包括哪些通道？各部分的主要功能是什么？

  • 输入通道：被测信号通过输入通道进入系统电路。
    • 信号获取：通过敏感元件/传感器/测量仪表将外界非电参量转换成电信号量。
    • 信号调节：将输出的电信号转换成能满足数字电路接口或A/D输入要求的标准电平信号。
    • A/D转换：对于频率信号和开关信号，满足TTL电平要求后可直接接入FPGA系统；对于模拟信号，则采用A/D转换器转换成数字信号，再进行数字信号处理。
    • 抗干扰措施：包括电源隔离、模拟通道隔离、数字通道隔离。
  • 输出通道：输出经过处理的信号并对控制对象实施控制。
  • 人机交互通道：方便人对应用系统进行状态干预、数据输入，同时应用程序向人报告运行状态和运行结果。
  • 相互通道：FPGA 与微处理器或 FPGA 与其他外部设备之间实现通信的通信接口。 ~

• 了解LED灯、按键、矩阵键盘、数码管、点阵、蜂鸣器的工作原理以及用FPGA控制它们的方式。

  • 单个LED
    • 工作原理
      与一般的二极管工作原理相似，有一个阴极和一个阳极。当阳极电压高于阴极电压时，LED导通（导通电压大约在2.0V左右），同时发光；当阴极电压高于阳极电压时，LED截止，不发光。导通时，发光强度随着流通LED的电流大小而变化。
    • 控制方式
      采用静态方式，一个LED灯占用一个端口，同一时刻显示不同灯的状态。
  • 七段数码管
    • 工作原理
      共阳极数码管，8个发光二极管的阳极连接在一起，形成公共端 COM；阴极分开，分别用a b c d e f g dp来表示。其中dp用于显示小数点，a-g用于控制其他七个灯的亮/灭，以此组成字母或数字。
    • 控制方式
      采用动态扫描方式，在不同的时刻送出不同LED灯的控制信号，轮流循环地控制各LED灯，利用人眼的残留效应得到稳定的显示状态。
      在电路连接中，多个数码管的a端连接在一起，占用一个 I/O 端口（b-dp端接法相同）；每个数码管的 COM 独立占据一个 I/O 端口。在进行显示时，FPGA 将要显示的字符的编码信号同时送到多个数码管的阴极端，但只有 COM 为高电平的数码管会显示。
  • 8 \(\times\) 8LED点阵
    • 工作原理
      每行的8个LED灯的阳极接在一起，每列的8个LED灯的阴极接在一起。限流电阻可以接在行方向或列方向。第i行接高电平，第j列接低电平时，第(i, j)个LED灯被点亮，由多个LED灯的点亮状态就可以显示图形、汉字或字符。
    • 控制方式
      将LED点阵的8条列线连接在 FPGA 的一组 I/O 引脚上，8条行线通过限流电阻接在 FPGA 的另一组 I/O 引脚上。FPGA 内部逻辑按照设定在在行和列两组 I/O 接口输出与内部字符对应的代码电平，送至LED点阵的行列线，从而选中相应的像素LED发光，并利用人眼的视觉残留效应显示整个字符。
  • 独立按键
    • 工作原理
      以开关状态来设置控制功能和输入数据，按键按下则开关所在连线接通。
    • 控制方式
      一个按键单独连接一根 I/O 端口线，其状态不会影响其他 I/O 端口线的工作状态。
  • 矩阵键盘
    • 工作原理
      将多个按键排成阵列，通过由列线送入全扫描字、行线读入状态来判断有无按键按下。
    • 控制方式
      每一行按键共用一根 I/O 端口线，每一列按键也共用一根 I/O 端口线。
      给列线依次输入低电平，如果行线输入状态都为高电平，则无按键被按下；否则送入低电平的列线与读到低电平的行线的交叉点上的按键被按下。
  • 蜂鸣器
    • 工作原理
      压电蜂鸣器中包含一个压电陶瓷片。当施加交变电压时，陶瓷片产生震动并传导到蜂鸣器的振动片或共振腔，使整个蜂鸣器产生声音。通过控制施加在压电蜂鸣器上的交变电压的频率，可以控制蜂鸣器产生的声音的频率。
    • 控制方式
      蜂鸣器一端接高电平，另一端接到三极管的发射极。三级管的基极通过一个电阻接到 FPGA 的 I/O 端口，集电极接地。
      当 I/O 端口输出高电平时，三极管截止，蜂鸣器无法发声；输出低电平时三极管导通，蜂鸣器发声。
      通过改变输出端口的占空比，即可改变蜂鸣器的发声频率。

• 以讲义中 TLC549 模/数转换器和 TLC7528 数/模转换器为例，了解 ADC 和 DAC 与 FPGA 的硬件连接方法，了解在 FPGA 中设计 ADC/DAC 控制器的方法。

  • TLC549 (ADC)
    | 管脚 | 说明 |
    | ----- | -------- |
    | REF+ | 正基准电压输入 |
    | ANALOG IN | 模拟信号输入 |
    | REF- | 负基准电压输入 |
    | GND | 接地 |
    | VCC | 接系统电源 |
    | I/O CLOCK | 外接输入/输出时钟输入，用于同步芯片的输入输出操作；连接到 EP1C6 FPGA 的27脚 |
    | DATA OUT | 数字信号串行输出，高位在前，低位在后；连接到 EP1C6 FPGA 的11脚 |
    | #CS | 片选信号，低电平有效；连接到 EP1C6 FPGA 的28脚 |

  • TLC7528 (DAC)
    | 管脚 | 说明 | 与 EP1C6 的连接 |
    | ---- | ------- | -------------- |
    | #CS, #WR | 当 #CS 和 #WR 有一个是高电平时，两路输出均处于保持状态；当两个信号均为低电平时，依据 #DACA/DACB 将数据写入到对应锁存器 | 分别连接到142、143脚 |
    | #DACA/DACB | 若该端口为低电平，则数据写入到锁存器A；若该端口为高电平，则数据写入到锁存器B | 连接到144脚 |
    | DB7 - DB0 | 8位并行数据输入 | 依次连接到10,7,6,5,4,3,2,1脚 |

• 了解FPGA与各种接口的连接方法。

  • 与存储器的连接

    • 24LC02（串行 EEPROM 存储器）
      | 管脚 | 说明 | 连接 |
      | ---- | ---- | ---- |
      | SCL | 向存储器提供时钟信号 | I2C线，连接到 FPGA 的 I/O端口 |
      | SDA | 控制存储器的读写 | I2C线，连接到 FPGA 的 I/O端口 |
      
    • SDRAM
      SDRAM 的引脚直接与 FPGA 的通用 I/O 引脚连接。

  • 与接口芯片的连接
    以下 FPGA 端口 均为 I/O 端口。

    • UART 转 RS232
      | FPGA | MAX232 | 说明 |
      | --------- | ----------- | --- |
      | UART_TX1 | T1in | 转换后，T1out 和 R1in 接到9针插座（J5），插座外接电缆线 |
      | UART_RX1 | R1out | |
      | UART_TX2 | T2in | 转换后，T2out 和 R2in 接到 J7 插座上 |
      | UART_RX2 | R2out | |

    • UART 转 USB
      | FPGA | CH340 | 说明 |
      | ---- | ----- | ---- |
      | USB_TXD | RXD | 转换后由 UD+ 和 UD- 连接到USB插座 J16 上 |
      | USB_RXD | TXD | |

  • 与处理器的连接
    FPGA 与微处理器、DSP 等连接的方式有多种形式，可以通过标准接口连接，也可以通过微处理器提供的总线连接。

    以 S3C2410X 为例。

    S3C2410X 提供了地址线 [L]ADDR[0:25]、数据线 [L]DATA[0:31] 和控制线 1。
    这些连接线首先通过 74LVCH162245 (U6-U9) 进行第一步缓冲，得到相应的地址线 ADDR[0:25]、数据线 DATA[0:31] 和控制线 2。
    再经过 74LVCH162245 (U67-U70) 进行第二级缓冲，得到连接 FPGA 的地址线 XADDR[0:24]、数据线 XDATA[0:31] 和控制线 3。
    这些信号线都接到 FPGA 的通用 I/O 引脚上。
    其中控制线1是一组信号线，包括写使能信号 nWE、输出使能信号 nOE 以及写字节使能信号 nWBE[3:0] 等。控制线1中各信号线通过两级缓冲器后，只是名称改变，性质不变。

    S3C2410X 芯片内部还有一些专用的标准接口，包括 I2C 总线、I2S 总线和 SPI 总线接口等，也可以通过这些标准接口与 FPGA 相连。

第三章 可编程元器件的工作原理

• 什么叫做现场可编程性？

  指用户任何时候都可以通过电路板上的下载电缆或硬件编程器来修改FPGA/CPLD的配置，以达到修改逻辑功能的目的。也就是说用户可以在实际系统的现场对PLD进行内部结构修改。

• 可编程逻辑器件有什么优点？

  • 体系、结构和逻辑单元灵活
  • 集成度高
  • 使用范围宽
  • 设计开发周期短、成本低
  • 开发工具先进
  • 标准产品无需测试、质量稳定，可实时在线检验

• 了解基于乘积项和基于查找表实现组合逻辑的原理。

  • 基于乘积项：任何一个组合逻辑都可以表示为乘积项之和的形式，每个乘积项是输入变量的一个组合，通过逻辑门将这些乘积项组合起来形成输出。
  • 基于查找表：将逻辑函数的真值表的每一行作为查找表的一项存储在内存中，形成地址和数据的映射，输入的组合用于查找表中的地址，得到相应的输出。

• FPGA和CPLD是如何实现时序逻辑的？

  FPGA 和 CPLD 都通过时钟信号和时序元件（如触发器）来实现时序逻辑。

  • CPLD 的逻辑阵列块（LAB）的宏单元中包含逻辑阵列/乘积项选择矩阵/可编程触发器三个功能块。其中，乘积项选择矩阵可以分配一些乘积项信号作为触发器的控制信号，对触发器进行清除、预置、提供时钟和时钟使能等控制操作；可编程触发器可以单独编程设计成D/T/JK/RS触发器工作模式，并有可编程的时钟控制信号。
  • FPGA 的可配置逻辑块（CLB）中包含函数发生器/进位逻辑/存储单元。其中，存储单元可以被配置成边沿触发的D触发器，也可以被配置成电平触发的锁存器。同时 FPGA 还集成了大量的可选择存储块，每一个存储块是完全的双端口 RAM，两个端口是具有独立时钟信号和控制信号的同步端口，功能相同。可编程的输入/输出块（IOB）中包含的寄存器也可以配置成边沿触发的D触发器或电平触发的锁存器。

• Xilinx公司的XC3000系列FPGA结构中包括哪几个主要部分？各部分的功能是什么？

  • 可配置存储器（SRAM阵列）：是静态存储器，主要作用是装载配置文件，控制 CLB、IOB 和 PI 的连接，可重复使用。
  • 可编程逻辑块（CLB）：编程实现逻辑功能。
  • 可编程输入输出模块（IOB）：依据可配置存储器单元控制输入和输出。
  • 可编程内部连线（PI）：实现 FPGA 芯片内部 CLB 之间、IOB 之间、IOB 与 CLB 之间的连接。

• ALTERA的FLEX10K系列器件结构中包括哪几个主要部分？各部分的功能是什么？

  • 嵌入式阵列（EAB）：实现逻辑功能和存储功能。
  • 逻辑阵列块（LAB）：实现逻辑功能。
  • 快速通道：连接逻辑单元（IE）和器件I/O引脚，可以驱动I/O引脚或馈送到器件中的其他LAB。
  • I/O单元：作为输入/输出或双向引脚

• FPGA和CPLD在结构上有什么不同点？由此产生的性能的不同点有哪些？

  结构上

  • FPGA 逻辑单元的粒度比 CPLD 小。
  • FPGA 芯片的逻辑门密度比 CPLD 芯片高。
  • CPLD 的内连线采用 PIA 结构，内连率很高；FPGA 采用有限的布线线段连接内部各部件。
  • CPLD 中采用 EPROM/E^2PROM 和 Flash 等存储器来保存编程信息，FPGA 大多采用 SRAM 来存储配置信息。
  • CPLD 的 LAB 采用宏单元结构。

  性能上

  • FPGA 设计更为灵活。
  • FPGA 内部连线长度会产生积累，需要人工布局布线来优化速度和面积。
  • 在输入设计不变的情况下，每次布局布线后，CPLD 的布线延时是一定的，而 FPGA 的延时是不一样的。
  • CPLD 更适合完成各类算法和组合逻辑；FPGA 具有更丰富的触发器资源，更适合完成时序较多的逻辑电路。
  • CPLD 是非易失性的 PLD，FPGA 大多是易失性的 PLD。
  • CPLD 的功耗比 FPGA 高，集成度越高越明显。

• 简述FPGA/CPLD的设计流程。

  • 设计输入
  • 前仿真
  • 设计输入编译（综合）
  • 设计输入的优化
  • 布局布线
  • 后仿真
  • 芯片配置

• Cyclone V SoC的硬件结构中除了可编程逻辑之外，还有哪些主要部分？

  • 精度可调的 DSP 模块
    主要包括输入寄存器组、预加器、内部系数表、乘法器、加法器、累加器/链式输出加法器、脉动寄存器、双累加寄存器和输出寄存器等。
  • 嵌入式存储器
  • 时钟网络
  • I/O 单元
  • 外部存储器接口
  • 低功耗串行收发器
  • 硬核处理器系统

第二章 现代电子系统设计方法

• 系统级建模和仿真有什么样的重要性？

  • 对于复杂的系统，可以提供简单有效的求解方法。
  • 在实际系统建立之前，可以对系统的性能进行研究，优化系统架构和参数的设计，提高设计质量。
  • 可以避免某些实际系统实验的危险性，操作更方便安全。
  • 仿真可以重复进行，无需物理耗材，可以降低设计成本，提高设计效率，缩短设计周期。
  • 对系统操作人员而言，是学习系统原理和实际操作方法的良好训练方式。

• 计算机仿真的三个基本要素是什么？它们之间有什么样的关系？

  系统，数学模型，算法模型。

  通过对系统某些信息的抽象得到系统的数学模型，对数学模型进行二次综合得到算法模型，通过算法模型的仿真实验对系统进行性能研究。

• 什么叫做用户全定制IC设计、用户半定制IC设计？它们各有什么特点？

  • 用户全定制IC设计是指用户要求厂家专门定做芯片。这种芯片不具有通用性，是一种特殊用途的集成电路。
    优点：芯片在集成度/速度/大批量成本/面积优化等方面性能突出。
    缺点：复杂系统的初期投资风险大，小批量生产成本高，要与半导体厂家合作，设计和测试周期较长。

  • 用户半定制IC设计是指设计和生产过程中的某些部分可以“预先加工”或“预先制作”，形成标准单元，并可为所有用户选用。
    与全定制相比，半定制缩短了试制周期，但芯片尺寸较大，且仍需要制造厂家来协助完成工艺/封装等工作。

• 简述数字系统设计的抽象层次。

  由高到低：

  • 系统
  • 功能模块
  • 逻辑门
  • 晶体管电路
  • 版图

• 在数字IC的设计流程中，前端设计和后端设计一般是如何划分的？前端设计分为哪几个层次？每一个层次的功能是什么？

  一般来说，前端设计与实现技术无关，而后端设计与系统的实现技术密切相关，因而需要有半导体厂家的参与。

  前端设计主要包含三个层次，从高到低为

  • 系统级描述：对整个芯片内部的系统的数学模型的描述，决定系统做什么及性能如何。
  • 寄存器传输级描述（RTL）：利用硬件描述语言编程来描述系统硬件的行为/功能/结构，导出系统的逻辑表达式。
  • 逻辑综合：利用逻辑综合工具将RTL级描述程序转换成用基本逻辑元件表示的文件（门级网表文件）。

• 数字IC的后端设计包括哪些内容？

  后端设计的目的是完成最终的硬件实现，需要用相应的EDA软件工具进行：

  • 布局/布线
  • 参数提取
  • 时序仿真

• 数字系统最终的硬件实现有几种方式？它们各有什么特点？

  两种方式。

  • 利用可编程逻辑器件FPGA或CPLD来实现硬件结构。
    特点：集成度高，速度快，开发周期短，设计灵活方便；前期投资风险低，用户可自定义功能，器件可重复编程；但当产品产量增大时，造价相对较高。

  • 由自动布线器将网表文件转换成相应的专用集成电路版图，做出ASIC或SoC芯片。
    特点：可以达到更高的速度和更大的集成度，结构和性能上可以更加优化；生产大批量的产品时，造价更低；但前期设计成本较高，需要半导体厂家的合作。

• 采用HDL语言对系统进行描述有那几种描述风格？各有什么特点？

  • 行为描述：逻辑关系描述清楚，但不一定能综合，适用于系统建模或复杂的电路。
  • 数据流描述：布尔函数定义明白，但难以获得逻辑方程，适用于小门数设计。
  • 结构化描述：连接关系清晰，电路模块化清晰，但繁琐复杂，适用于层次化设计。

• 简述ASIC电路的特点。

  • 降低了产品的综合成本。
  • 提高了产品的可靠性。
  • 提高了产品的保密程度和竞争能力。
  • 降低了电子产品的功耗。
  • 提高了电子产品的工作速度。
  • 大大减少了电子产品的体积和重量。
  • ASIC的前端设计不涉及非常专业的布局布线知识和经验，使非微电子领域的设计人员也普遍能接受这种技术，参与到芯片设计的工作中来。

• 什么是IP模块？IP模块有哪三种形式？它们各有什么特点？

  IP模块指可以通过知识产权贸易在各设计公司流通的完成特定功能的电路模块。

  IP模块的形式有：

  • 软IP：指以硬件描述语言来描述的功能模块；灵活性和适应性强，设计时间短，成本不高；但对面积/时序/功耗的可预测性差，性能上不可能得到全面优化。
  • 固IP：指完成了综合的功能模块，在结构上已经有了一定的布局和优化，以网表文件的形式呈现。与软IP相比，固IP具有可综合性和物理实现效率。
  • 硬IP：指已经对性能/尺寸/功耗进行了优化，并映射到一个特定的工艺技术，其物理掩膜布局已经得到验证的电路模块，以版图的形式呈现。硬IP需要较少的反复，不要求设计者具有丰富的电路知识；与软IP相比价值更高，但灵活性小，不易修改。

• IP复用方法有什么重要性？

  现代ASIC或SoC的规模越来越大，复杂程度越来越高，更新程度也越来越快。IP复用方法可以充分利用已有的成功设计，大大减小设计难度，缩短设计时间。

• 简述模拟IC芯片的设计流程。

  • 设计指标
  • 电路拓扑结构及参数确定
  • 电路特性仿真
  • 版图设计
  • DRC LVS检查（DRC：版图设计规则检查 / LVS：电学连接关系检查）
  • 布线参数提取
  • 电路特性后仿真
  • 记带（GDS II）
  • 芯片制造/测试/分析
  • 设计总结

  其中，最关键的部分是确定电路的拓扑结构和各种元器件的初始尺寸。

• 在模拟IC的设计中，电路分析有什么样的作用？

  电路分析是电路设计的前提和基础。模拟集成电路工程师必须具备良好的电路分析能力，了解各种拓扑结构的优势和缺点，这样才能更好地选择电路结构，并在各种设计指标之间进行权衡，确定各元器件的参数。

• 模拟IC设计比较困难的原因有哪些？

  • 模拟信号是在时间和幅度上都连续的信号，信息量丰富，因此对模拟电路的处理精度要求高。
  • 模拟电路除了关注速度和功耗外，还需要关注增益/线性度/精度/电源电压等很多指标，是一个多维的设计空间，模拟电路设计必须在这种多维的空间中进行优化。
  • 模拟电路对噪声/串扰/其他电路引入的干扰更加敏感，设计中必须将外围环境的影响考虑在内。
  • 模拟电路的性能会收到元器件二阶效应的影响。
  • 模拟电路的建模和仿真还不够成熟，复杂系统的建模存在很大困难，仿真时间长，没有成熟的EDA软件帮助工程师进行模拟电路综合。
  • 现代工艺对模拟电路的支持和优化力度远不如数字电路。

• 系统电路的主要设计内容是哪两部分？

  • 电路原理图设计
  • 印刷电路板设计

• 模拟电路模块的级间耦合有哪几种方式？

  • 直接耦合
  • 电容耦合
  • 光电耦合
  • 变压器耦合

• 系统电路有几种“地”？在包含数字电路和模拟电路的系统中，应如何设计接地方式？

  两种。

  • 工作地：电路中的零电位点，即电子系统信号参考点。
  • 安全地：将电子设备的外壳通过一个低阻抗电路接到大地。

  在有高频信号的模数混合系统中，模拟电路的“地”要接在一起，形成“模拟地”；数字电路的“地”接在一起，形成“数字地”；最后，“模拟地”和“数字地”采用星型连接到工作地和安全地。

• 印刷电路板的布局、布线设计中有哪些应遵循的基本规则？

  布局：

  • 选择合适的印刷电路板；
  • 合理安排不同类型的电路模块；
  • 合理排列各类元器件；
  • 合理安排电源和地线的分布。

  布线：

  • 首先设计地线和电源线；
  • 在设计信号导线时，一般按信号的传输走向，顺序设计各个电路模块的导线；
  • 导线的宽度和线距应尽量做到整齐均匀，长度尽量短，在导线转弯处尽量避免锐角；
  • 在双面板上，同一层面上的导线方向应尽量保持一致，两个层面上的导线必须通过过孔连接。

第一章 绪论

• 说明什么是电子系统。

  电子系统是指由一组电子元器件或基本的电子单元电路相互连接/相互作用而形成的电路整体，它能按特定的控制信号去完成所设想的功能。

• 从处理的信号类型来看，电子系统一般包括哪些子系统？

  • 模拟子系统：传感器，放大器，系统电源，驱动电路；
  • 数字字系统：存储器，通信接口，人机接口；
  • 模/数混合子系统：ADC，DAC；
  • 处理机子系统：微处理器，引导存储器，时钟。

• 简述电子元器件的发展对电子系统性能的影响。

  电子系统的实现是以电子元器件、单元电路为基础的，因此在电子元器件发展的不同阶段，电子系统也呈现出不同的特征。

  • 最早的电子系统是以电子管为主要器件构造的，功能简单/体积庞大/功耗大。
  • 20世纪50年代诞生了晶体管，使计算速度提升到每秒几十万次，大大减小了计算机体积，降低了功耗和价格。
  • 20世纪70年代，中小规模集成电路迅速发展，电子系统逐渐过渡到以集成电路为基本的组成器件。
  • 80年代以后，集成电路规模进一步扩大，出现大规模/超大规模集成电路，基于LSI/VLSI的电子系统性能进一步提高。
  • 1979年Intel推出微处理器后，IBM推出了第一台PC机。

• 现代电子系统的设计工作主要体现在哪几个方面？各包含什么内容？

  • 系统级设计：是电子系统设计的高层设计，将设计任务转换成可表述和可实现的功能要求和技术指标。包含建立系统模型（将电子系统抽象化，得到描述系统功能和性能的数学模型和算法模型），及对系统模型的相关参数和技术指标进行分析和验证。
  • 集成电路设计：也称为芯片设计，是将控制/运算/数据处理等功能模块集成在半导体芯片上。包括设计ASIC芯片和利用已有的可编程芯片进行新功能的开发（二次开发）。
  • 电路原理图设计：对系统进行合理的划分，然后利用成熟的模拟电路/数字电路的基本结构及专用芯片作为单元电路进行搭建，或研究新的电路结构/元器件加以应用，得到整个系统的电路原理图。
  • PCB板设计：安装实现系统的所有元器件，按照要求将元器件连接成一个可以正常工作的系统，并要求整个系统的硬件满足电磁兼容。

• 分析“传统设计方法不能满足现代复杂系统的设计需求”的原因（即EDA技术产生的原因）。

  随着集成电路技术和计算机技术的不断发展，现在电子系统的复杂度迅速提高，传统的基于人工设计的方法已经不能满足系统设计的需求了，人们逐步利用计算机来完成一些重复性/复杂的设计工作。

• 以数字系统为例，说明EDA技术“自顶向下”的设计流程。其中的“顶层”和“底层”各指什么？

  “顶层”指系统级设计，“底层”指通过PLD来实现或制作成ASIC芯片。

  以数字系统为例：

  • 提出系统功能要求；
  • 进行系统级设计和仿真，验证数字系统的可行性和指标；
  • 采用硬件描述语言对系统进行描述，并进行功能仿真；
  • 采用逻辑综合工具对HDL的源代码进行综合/分析/优化/映射，得到门级电路；
  • 对门级电路进行布局/布线，提取出物理参数，再进行模拟和验证；
  • 依据最终产生的配置文件，通过PLD实现或制作成ASIC芯片。

• 采用EDA技术进行电子系统设计有哪些优势？

  • 降低了系统硬件电路的设计难度。
  • 采用系统设计早期的仿真技术。
  • 拥有强有力的设计工具HDL语言。
  • 可以自行设计ASIC芯片，无须受通用元器件的限制。
  • 主要设计成果是工程文件，资料量小/可继承性好/阅读方便。

• 列举三个全球著名EDA软件供应商。

  • Cadence
  • Synopsys
  • Mentor Graphics

• 什么叫做SoC？

  System on Chip.
  是一种将多个功能模块或组件集成在单一芯片上的技术。